Verilog 硬體描述語言

◎課堂計分方式：

期中考：30%
期末考：30%
平時：40% (出席、上機考、期末報告)




◎課堂內容：

1. 請同學到 http://www.blogger.com 申請一個部落格
2. 請同學到 http://dyu9502.blogspot.com 留下個人(姓)名、學號和申請個人部落格網址




◎參考教科書籍：

Michal D. Ciletti , "Modeling , Synthesis , and Rapid Prototyping with the Verilog HDL"
ISBN-0-13-977398-3